◆ 강좌개요

강의

제목

Verilog HDL과 FPGA를 이용한 디지털시스템 설계

영역

구분

■ 설계(디지털) □ 공정

강의기간

8.19(월)~8.23(금) (5일)

강의

시간

총 30 시간 (이론 15, 실습 15)

강의장소

공7호관 218호

대상

학년

전체 (강의수준: 중급)

모집인원

15명

담당

교수

김대익(전남대학교/교수)

이장겸(한백전자/연구소장)

메일주소

강의

형태

(선택1)

대면

비대면

혼합

이론/실습

(선택1)

이론

실습

이론+실습

●

●

수업

방식

(중복선택가능)

강의

실험실습

PBL

발표/토론

플립러닝

기타

●

●

●

강의목표

 Verilog HDL과 FPGA를 활용하여 디지털시스템을 설계할 수 있다.

강의개요

HDL (Hardware Description Language: 하드웨어 기술언어)은 고성능, 저전력, 고집적 특성을 갖는 디지털 회로를 빠른 시간 내에 개발할 수 있는 환경을 제공한다. Verilog HDL은 산업현장에서 널리 사용하는HDL로서, 본 강의에서는Verilog HDL의 구성요소와 문법 등의 기본지식을 학습하고, CAD tool을 이용한 시뮬레이션 수행 방법을 습득하여Verilog HDL을 이용한 디지털 시스템 설계 과정을 배운다. 또한 FPGA (Field Programmable Gate Array) training kit를 활용하여 PBL 소과제 및 대과제를 수행한다.

활용Tool

Quartus II 13.0, HBE-DLD-Combo II FPGA training kit

교 재 명

자체교안

선수과목

논리회로설계

◆ 강좌내용

차시

일자

시간

내용

방식

비고

1일차

2024-08-19

10:00~12:00 (2h)

○ 논리회로설계 개요

- 부울대수

- Karnaugh map

- 조합논리회로(가산기, 디코더, 인코더, 멀티플렉서 등)

- 순차논리회로(래치, 플립플롭, 계수기, 레지스터 등)

이론

13:00~17:00 (4h)

○ Verilog HDL 개요

○ Verilog HDL 문법 및 구문

○ Verilog HDL modeling

- Gate-level description

- Dataflow description

- Behavioral description

이론/실습

2일차

2024-08-20

10:00~12:00 (2h)

○ Quatus II 13.0사용법

○ HBE-DLD-Combo II FPGA training kit 사용법

이론/실습

13:00~17:00 (4h)

○ Design example 1

- 가산기, 비교기, 디코더, 인코더, 멀티플렉서 등

○ Design example 2

- 플립플롭, 카운터, 레지스터, FSM 등

실습

3일차

2024-08-21

10:00~12:00 (2h)

○FPGA 개요

○FPGA와 시스템

이론

13:00~17:00 (4h)

○FPGA 실습

- ADC 제어

- DAC 제어

- Servo Motor 제어

- 센서 값을 이용한Motor 제어

실습

4일차

2024-08-22

10:00~12:00 (2h)

○PBL 소과제(1) 수행

실습

13:00~17:00 (4h)

○PBL 소과제(2) 수행

○PBL 대과제 수행

실습

5일차

2024-08-23

10:00~12:00 (2h)

○PBL 대과제 수행

실습

13:00~17:00 (4h)

○PBL 대과제 평가 및 시상

실습